電子又はホールスピンの制御及び読み取り

专利摘要:
本発明は、シリコン内の単一ドーパントの電子又はホールスピンの制御及び読み出し用電子装置に関する。装置は、一つ以上の抵抗性接触領域を有するシリコン基板を有する。基板の上には、絶縁領域がある。電荷の小さな領域を分離するために離れて形成され、単一電子トランジスタ（ＳＥＴ）のアイランドを形成する第１及び第２のバリアゲートを有する。前記第１及び第２のバリアゲート上に重ねる形で、かつそれらとは絶縁された形で設けられた第３のゲートを有し、第３のゲートは、その下の基板内にゲートにより誘起されたチャージ層（ＧＩＣＬ）を生成することができる。単一ドーパント原子に近接して設けられた第４のゲートを有し、ドーパント原子はＧＩＣＬの領域の外の基板内にカプセル化されているが、主として第４のゲートのゲート電位の制御により、該ドーパント原子とＳＥＴアイランドの間でスピンに依存した電荷のトンネリングを許容する程度の距離に配置されている。使用時には、第３又は第４のゲートのどちらかが電子スピン共鳴（ＥＳＲ）ラインとしての役割も果たし、前記ドーパント原子の単一電子又はホールのスピンを制御する。更に、該装置を用いた方法に関する。
公开号:JP2011512525A
申请号:JP2010545331
申请日:2009-02-11
公开日:2011-04-21
发明作者:バン；ベバレン；ローレンス；ヘンリー ウィリアムズ；クリストファー エスコット；ロバート；グラハム クラーク；デイビッド；ノーマン ジェミーソン；アンドリュー；スティーブン ズラック；ハンス−グレガー フェベル；ロイド；クリストファー；レオナルド ホーレンバーグ；アンドレア モレロ
申请人:クコー ピーティーワイ リミテッド；
IPC主号:G01N24-00

专利说明:

[0001] この発明は、シリコン内の単一ドーパントの電子又はホールスピンの制御及び読み出し用電子装置に関する。また、更には、その装置を使用する方法に関する。]
背景技術

[0002] スケーラブルなシリコンベースの量子コンピュータを構築する道程において、幾つかの重要なマイルストーンは既に達成された。最も重要なものは以下のようなものである：シリコンに個々のリン原子を正確に配置する、シングルイオン注入技術の開発[1]：量子リミットに近い電荷感度（a charge sensitivity）での、単一電子トランジスタ（rf-SETs）の製造及び評価に向けた先進的なナノ加工、マイクロウエーブ及び低温技術の適用[２]：単一イオンの注入及びＳＥＴ技術を組み合わせることで得られた、個々のリンドナー間の単一電子の移動の制御及び検出[３]：ユニバーサルなフォールトトレラント（fault-tolerant）量子演算に関する量子装置構造のレイアウト及び誤り上限値の引き続く分析[４，５]。]
[0003] また、小さなＭＯＳＦＥＴのチャンネル内で、強いマイクロ波の場を局所的に与え、駆動された電子スピン遷移を電気的検出磁気共鳴装置（ＥＤＭＲ）で検出する能力は最近明らかにされた[６]。]
[0004] 図１、２及び３を参照して、従来技術をより詳細に述べる。] 図１
[0005] ＭＯＳベースのシリコン量子ドット及びＲＦ−ＳＥＴ
図１（ａ）及び（ｃ）に示すように、ＭＯＳベースのシリコン量子ドット構造１０は、殆ど真性の、高い抵抗率を持ったシリコン１２を有している。装置の両側は、リンが拡散されたｎ＋エリアの領域１４，１６であり、装置に抵抗性接点を提供している。５ｎｍの厚さを有するＳｉＯ２の層１８は、表面に熱成長させたものである。この絶縁酸化層１８の上面には、バリアゲート２０，２２が電子ビームリソグラフィ（ＥＢＬ）、熱蒸着及びリフトオフにより製造されている。各バリアゲート２０，２２は、〜３０ｎｍの幅で、それらの間の間隔は４０ｎｍ以下である。バリアゲートは、酸素プラズマを用いて部分的に酸化され、それらの表面に数ナノメータの厚さの絶縁層２４，２６を形成している。] 図１
[0006] トップゲート２８は、第２のＥＢＬステージ、再度の蒸着とリフトオフにより、バリアゲート２０，２２と整列している。トップゲート２８は、図１（ａ）にのみ示すが、二つの下のゲート２０，２２の上を横切る形の、狭いネック領域を有している。] 図１
[0007] トップゲート２８は正にバイアスされており、ＳｉＯ２の層１８の下に、ゲートにより誘起されたチャージ層（ＧＩＣＬ）２９が生成される。ｎ＋のドープされた領域は蓄積層に対する電荷を供給する。更に、バリアゲートのポテンシャルを下げることで、ゲート間にＧＩＣＬの小さな部分を分離して量子ドット３０を得る。そのリードへの接続はバリアゲート２０，２２で簡単に変えることが出来る[７]。単一量子ドットのバイアス分光（bias spectroscopy）の例を図１（ｂ）に示す。] 図１
[0008] こうしたドットは大きなチャージエネルギを持っているので、共振ＬＣタンク回路に接続することで、ｒｆ−ＳＥＴとして使用することが出来る。このモードでは、ＳＥＴが十分に最適化されていなかったが、電荷感度（a charge sensitivity）は、１０μｅ／（Ｈｚ）１／２のオーダを達成した[８]。これは、典型的なアルミニウムのＳＥＴｓに匹敵するかそれ以上である[２]。この特別な電荷感度（charge sensitivity）は、１０μｓの測定時間で電子の１％に匹敵する電荷移動（a charge transfer）の計測を可能とする。]
[0009] 装置をタンク回路に挿入して、トップゲートの電位を変えた時、図１（ｅ）に示すように、反射マイクロ波パワーのモジュレーションから、図１（ｄ）に示すクーロン閉鎖のピークが得られる。クーロンピークの最も急な勾配上で装置をバイアスすることで得られる電荷感度（charge sensitivity）は、１０μｅ／（Ｈｚ）１／２以上である[７，８]。] 図１
[0010] Ｓｉ−ＳＥＴは、より一般的なＡｌ−ＳＥＴｓに比して幾つかの重要な利点がある。第１に、その製造が全くＭＯＳと互換性があり、ダブルアングル蒸着（double-angle evaporation）を必要としない点である。第２に、薄くて（調整が出来ない）Ａｌ２Ｏ３トンネル接合が、ゲート電位で制御される調整可能なバリアに変わることであり、これはまた、制御不可能でランダムな静電気による電荷に起因する装置の脆弱性を減少させることが出来る。第３に、Ｓｉ−ＳＥＴは、Ａｌ−ＳＥＴｓが超伝導状態から通常状態への遷移を起こす、１Ｔの磁場における運転を支障なく行うことが出来る点である。第４に、Ｓｉ−ＳＥＴは、Ａｌ−ＳＥＴ装置が影響を受ける電荷オフセットノイズの影響を殆ど受けないという点である[９]。]
[0011] 単一ドーパントを介した共鳴トンネリングによるトランスポート
上記したＭＯＳベースの構造で個々のドーパントを研究するために考案した最もシンプルな構造は、図２に示すように、バリアゲートの下に注入された単一ドーパント４４を有する、ＧＩＣＬ２９を遮断する単一のトンネルバリア２０，２２である。この装置は、バリアゲートの下にドーパントを追加した形の、図１のＳｉ量子ドットの“半分”と見なすことが出来る。] 図１ 図２
[0012] 電荷のトンネリングバリアの高さを変えながら、図２（ｃ）に示すように、バリアゲートはまた、リードのフェルミレベルＥＦでドーパントレベルを共鳴状態にする機能を持っている。磁界中では、ゼーマンスプリットドーパント状態(Zeeman-split dopant states）も解明することが出来る。小さなソースドレインバイアスを適用し、ＧＩＣＬのフェルミエネルギで共鳴のドーパントレベルを調整することで、最近のfinFET[１０]やショットキー装置（Schottky
devices）[１１]の同様な実験で示されたような、とても鋭い導電率のピークを観測することが可能である。このタイプの装置におけるこうした導電率のピークの最初の試料を図２（ｄ）に示す。] 図２
[0013] 外部磁場で電子又はホールスピン状態（“スピンダウン”６４、│↓＞，“スピンアップ”６６、│↑＞）のゼーマンスプリット（Zeeman splitting）を示すことで、図２（ｃ）に示すように、スピンドーパントのトンネリングを示すことが出来る。これは、スピンキュービット状態のシングルショット測定にとって必須の要素である。チャージ効果により、共鳴チャージトンネリングが連続して起きている、即ち、たった一度に１回のチャージでドーパントレベルを超えてバリアを突き破ることが出来るのである。従って、トンネルバリアの透過性が測定可能な電流を引き起こすに十分であることを、確認する必要がある。我々は、トンネリング時間〜１００ｎｓで、対応する電流〜１ｐＡを目標としている。図２（ｃ）では、ドーパント原子がドナーで、チャージキャリアが電子の場合を示している。エネルギ状態は、アクセプター原子とホールの場合は、反転した（be
mirrored）ものとなる。] 図２
[0014] ドーパント上の局所的電子スピン共鳴（ＥＳＲ）のデモンストレーション
スピンキュービットの量子状態のコヒーレントな操作には、スピン状態のゼーマンスプリット（Zeeman splitting）にマッチした周波数のマイクロ波場の適用が必要である。少ない数のドーパントで局所的なＥＳＲを行う能力[６]は、最近示されたが、それは、図３（ａ）に示すように、トップゲート５２が二つの機能を持ったＭＯＳ構造を製造することである。一つは、（i）ＭＯＳＦＥＴチャンネル内にＧＩＣＬを引き起こすこと、二つ目は、（ii）マイクロ波場を供給することである。後者の目的のために、ゲート５２は、同一平面上のトランスミッションラインとして形成され、終端はショートされている。マイクロ波コンデンサ（capacitor）は、ＧＩＣＬの引き起こしに必要なＤＣバイアスに加えて、ラインにマイクロ波励起（excitation）を生じさせることが出来る。この配置は、ＭＯＳＦＥＴのチャンネルの最大の磁場と、ゼロ（マイクロ波）電場をもたらす。検出領域でマイクロ波電場を無くすことは、検出装置の適切な運転を保証するためには必須のことである。共鳴構造がないので、このＥＳＲラインは極めて幅広い周波数レンジ（〜１０ＭＨｚから〜５０ＧＨｚ）で使用可能である。] 図３
[0015] ＥＳＲラインの有効性を検証するために、ＥＤＭＲ実験を行った。ここでは、チャンネル内でＰドナーによる導電電子の弱いが測定可能なスピン依存散乱[１２]により、ＭＯＳＦＥＴのコンダクタンスを測定することで、電子スピンの極性化を継続的にモニタすることができる。我々は、図３（ｂ）に示すように、ＰドナーのＥＳＲの全ての予想された特徴を観測することが出来た。また、（初めて）このタイプの研究を、ミリケルビン温度領域にまで拡張した[６]。電子スピンと３１Ｐ原子核との間の相互作用による超微細スプリット共鳴（hyperfine-split
resonance）のピークを解析する能力に気づいた。これは、極めて高感度な設計を意味している。] 図３
[0016] 次の道程は、シリコン内の単一ドーパントの電子又はホールスピンのコヒーレントな制御及び読み出しである。ＧａＡｓ量子ドットにおいて、二つの方法が成功している：電子スピン状態のシングルショット読み出し（single-shot readout）に関するスピン−チャージ変換（spin-to-charge conversion）[１３]、及びスピン状態のコヒーレントな操作に関する局所的電子スピン共鳴（ＥＳＲ）[１４]である。シリコン装置においてこれらを証明することから離れて、いまだ決着がつかないほかの要素は、単一ドーパントから、及び、単一ドーパントへのスピンに依存するトンネリングについての最適なチャージリザーバー（an
optimal charge reservoir）についてである。この時まで、この要素の焦点は、プラチナケイ化物のナノメータサイズのショットキー接触に向けられていた。]
[0017] 発明の開示
シリコン内の単一ドーパントの電子又はホールスピンを制御し読み出す電子装置の発明であり、以下のように構成される。
一つ以上のオーム性の接点領域があるシリコン基板。
前記基板の上に設けられた絶縁領域。
小さな電荷領域を分離し、単一電子トランジスタ（ＳＥＴ）のアイランドを形成する形で、間隔を持って設けられた、第１及び第２のバリアゲート。
前記第１及び第２のバリアゲート上に重なる形で、しかしそれらから絶縁される形で配置された第３のゲートであり、該第３のゲートは、該ゲートの下の基板内に、ゲートによって引き起こされる電荷の層（ＧＩＣＬ）を生成することが出来る。
単一ドーパント原子に近接して設けられた第４のゲートであり、前記ドーパント原子は、前記第４のゲートの電位の制御の下で、前記ドーパント原子と前記ＳＥＴの間でスピンに依存した電荷のトンネリングが生じる程度の距離に配置され、かつ前記ＧＩＣＬの領域の外側の基板内でカプセル化されている。
なお、第３又は第４のゲートは、どちらかのゲートが電子スピン共鳴（ＥＳＲ）ラインの役割も果たし、前記ドーパントの前記単一電子又はホールのスピンを制御する。]
[0018] そのコンパクト性と精密さに加えて、提案された構成はＳＥＴアイランドを使用して、スピン検出用の電荷リザーバを供給するアイデアにおいて、真に革新的である。]
[0019] センシティブ領域内で電場が、ＳＥＴの運転を乱さない程度に小さなバルクＥＳＲキャビティ（bulk ESR cavity）を設計することは実に挑戦的なことであったが、本装置の局所的ＥＳＲラインはこうした困難を乗り越えるべく設計された。]
[0020] 装置は、シリコン及びアルミニウム（及びその酸化物）を含んだ重要な材料を用いる産業的なＭＯＳ技術と互換性がある利点がある。また、装置は単一のイオンの注入に関する我々の方法とも互換性があり、プロトタイプ装置用の電子スピンキュービットのホストとして使用することが出来る。]
[0021] また、局所的なＥＳＲ手段によりキュービット（電子又はホール）を制御する能力で、大きなマイクロ波領域でどのドーパントが共鳴しているかを選択するために、各ドーパントをシュタルクシフト測定する必要が無くなる。従って、前の提案した装置において必要だった“Ａ−ゲート”は、不要となるかもしれない。]
[0022] 一つの実施例では、第４のゲートが、その静電気電位により電荷のトンネリングを制御することに加えて、ＥＳＲラインを提供している。]
[0023] 一つの実施例では、第３のゲートが、基板内にＧＩＣＬを生成することに加えて、ＥＳＲラインを提供している。この場合、第４のゲートは、その静電気電位により電荷のトンネリングを制御する。]
[0024] 更に、本発明の別の観点は、電子装置の使用方法であり、以下のステップから構成される。
制御されたマイクロ波パルスをＥＳＲラインに使用して、ドーパントの電荷のスピンを操作するステップ。
第３のゲートを使用してゲートに誘起されたチャージ層（ＧＩＣＬ）を生成するステップ。
第４のゲートの静電気電位によりドーパント電荷からＧＩＣＬＳＥＴアイランドへの電荷のトンネリングを制御するステップ。
及び、ＳＥＴの運転を制御するステップ。]
[0025] ＳＥＴアイランドは、バリアゲートを使用することで規定することが出来る。ＳＥＴの運転はゲート１，２及び３を使用して制御することが出来る。]
図面の簡単な説明

[0026] 従来技術は、以下の添付した図面に基づいて説明された。]
[0027] 図１は、シリコン量子ドット装置を示す図で、図１（ａ）は、ドット装置の走査型電子顕微鏡（ＳＥＭ）画像で、図１（ｂ）は、ドット装置のバイアス分光分析（bias spectroscopy）で、図１（ｃ）は、装置の断面模式図で、図１（ｄ）は、トップゲートの電圧を関数としたＳＥＴのコンダクタンスを示す図で、図１（ｅ）は、点線で示す、ＳＥＴの二つの異なるバイアス点に関するタンク回路のｒｆレスポンスを示す図である。
図２は、バリア内に単一ドーパントを有する、シングルバリア蓄積層装置を示す図であり、図２（ａ）は、平面図で、図２（ｂ）は、断面図で、図２（ｃ）は、エネルギ状態を示す模式図で、図２（ｄ）は、単一ドーパント原子を介した電荷の共鳴トンネリングによって得られたコンダクタンスピークを示す予備測定及び、スピンレベルのゼーマンスプリット（Zeeman splitting）を示している、それらの磁場内でのシフトを示す図である。] 図１ 図２
[0028] 図３は、電気的検出磁気共鳴装置（ＥＤＭＲ）を示す図で、図３（ａ）は、装置のＳＥＭ画像であり、図３（ｂ）は、Ｔ＝４Ｋ及び２２０ｍＫ、励起周波数ｆ＝３０ＧＨｚでの、ソース−ドレイン電流に関するＰドナーの共鳴マイクロ波吸収効果を示すグラフである。] 図３
[0029] 本発明の実施例を、以下に添付した図面を参照して説明する。]
[0030] 図４は本発明の第１の実施例を示す図で、図４（ａ）は、第１の装置の構成を示す平面図で、図４（ｂ）は、該装置のエネルギー状態を示す図で、図４（ｃ）は、ドーパント原子とＳＥＴのアイランド間の単一電荷のトンネリング効果を示す予備測定である。] 図４
[0031] 図５は本発明の第２の実施例を示す図で、図５（ａ）は、第２の装置の構成を示す平面図で、図５（ｂ）は、該装置のエネルギー状態を示す図である。] 図５
[0032] 図６は、２ｘＣＴＡＰ３構成に関する論理ゲートをシリコン内に有する構成の模式平面図である。] 図６
[0033] 図７は、多数の論理ゲートを持った構成のスケールアップしたバージョンを示す平面図である。] 図７
実施例

[0034] 発明の最良な形態
図４（ａ）に、単一ドーパントの電子又はホールスピンの制御及び読み出し用の完全な装置６０を示すが、キュービットは、シリコン内の単一ドーパント原子の電子又はホールスピン内で認識されることに注意。単一ドナーを挿入する方法は、多様な技術を使用することが出来、例えば、出願人に付与された米国特許第７１７６０６６号及び米国特許第７０６１００８号などに記載された技術を使用することが出来る。] 図４
[0035] 図１（ａ）及び（ｃ）に示したＳｉ−ＳＥＴからなる装置は、個々に配置されたドーパントとリザーバとの間の電荷の移動の単発的な検出を行う。本実施例の場合、ドパントサイト４４は、Ｓｉ−ＳＥＴのアイランドの前にある。また、トップゲート２８はドーパントサイト４４にむけて突出した延長されたアイランド６２を有している。その結果、ＳＥＴ内のＧＩＣＬ３０が埋め込まれたドーパント４０に対して、それらの間で（スピンに依存した）電荷のトンネリングを起こすことを許容する。ＳＥＴアイランド３０は、その通常の役割に加えて、それ自身がドーパントへの、及びドーパントからのスピンに依存した電荷のトンネリングに対するリザーバ（貯蔵庫）として機能する。] 図１
[0036] 金属ゲート５２が、図３のような、局部的なＥＳＲを生じさせ、ドーパントサイト４４上を通過して、静電気電位及びマイクロ波磁場の両方を供給する。従って、ゲート５２は、局部的なマイクロ波励起及びＤＣバイアスを供給して、ドーパント状態のエネルギを引き上げる。延長されたアイランド６２を、装置の運転の為に、ＥＳＲライン５２の上に重ねる必要はないことは、認識されるべきである。] 図３
[0037] 単一電子又はホールのスピンの制御及び読み出し
ＥＳＲライン５２の静電気電位はゼーマンスプリット（Zeeman-split）電子又はホールスピンのレベル６４及び６６をリザーバ６８のフェルミレベルに対してシフトさせるために使用される。図４（ｂ）に示すように、スピン−チャージ変換（spin-to-charge
conversion）は、リザーバのフェルミレベルが、基底（スピンダウン）と励起（スピンアップ）電子の間又はホールスピン状態の時に得られる[１３]。図４（ｂ）（及び図５（ｂ）下）は、装置は、ドナー原子及び、電荷キャリアとして電子を用いて実現されているが、アクセプタ原子及びホールの場合には、エネルギ状態は、鏡映状態になる。] 図４ 図５
[0038] リザーバ３０の役割は、ここではＳＥＴアイランドで行われるので、キャリアの状態密度は（金属塊の内のように）連続したものではなく、アイランドの大きさや静電気場に依存したスペースを持った不連続なレベルとなる。ドーパントとリザーバ間のスピン依存トンネリングを達成する条件は、外部磁場により引き起こされる、電子又はホールスピン状態６４及び６６のゼーマンスプリット（Zeeman splitting）が、アイランドの前記レベルの間隔よりも大きい限り、なお合致する。更に、トンネリングが生じる正確なエネルギレベルは、アイランドのチャージエネルギにも依存する。こうした微妙な点は、図４（ｂ）では、単純化するために省略した。] 図４
[0039] 電荷移動の単発的な検出は、キュービット状態の投影的な測定と同等である。電荷は直接ＳＥＴアイランド上にトンネリングするので、電荷移動による信号の大きさは、電子の１０％程度のオーダで、大変大きくなることが予想され、これは我々のＳＥＴにより単発でも簡単に検出することが出来る。ドーパントとリザーバとの間のトンネリング時間は、測定時間である〜１μｓよりも長い必要があり、図２（ｃ）のトランスポート実験で使用したよりもより小さなトランスペアレントバリアが必要となる。] 図２
[0040] 図４（ｃ）に、ドーパント原子とＳＥＴ間の電荷移動の結果としての、ＳＥＴのコンダクタンスにおける電荷を示す、予備実験を示す。ＳＥＴを流れる電流は、Ｖｔｏｐｇａｔｅの関数として周期的なピークを示す。Ｖｐｌｕｎｇｅｒを変えることで、ＳＥＴのコンダクタンスパターンに大きなシフトを生じさせる、ＳＥＴアイランドから空のドナーに向けた電子が流れるポイント８０に達する。] 図４
[0041] キュービット状態のコヒーレントな操作は、スピン状態にラービ振動を生じさせる、制御されたマイクロ波パルスをＥＳＲライン５２に供給することで達成される[１４]。]
[0042] ドーパント４４は、ＳＥＴに近接しているので、センシティブな領域にマイクロ波の電気成分が存在しないことが必要である。ラインの終端をショート回路とする局所的なＥＳＲ技術は、この点を達成させるために設計された。]
[0043] パネル（ａ）に示した一点鎖線７０に沿ったエネルギ状態を、図４（ｂ）に示す。（グラフは、装置のレイアウトの都合上、左右反転している）ドーパント電子又はホールのスピンは、ＥＳＲライン５２へ制御されたマイクロ波パルスを使用することでイニシャライズされる。ドーパント４４からＧＩＣＬへの電荷のトンネリングは、ドーパントに最も強く結合している、ＥＳＲライン５２上の静電気の電位７２により制御される。他の三つのゲートのドーパントエネルギレベルへの影響は、ゼロではないが、ここでは第４のゲートとして動作するＥＳＲラインのそれよりも小さい。ソース及びドレイン１４／１６間のＳＥＴのコンダクタンスは、バリアゲート２０／２２、トップゲート２８及びドーパント４４の電荷の有無により制御される。] 図４
[0044] 本装置の別の実施例を図５を参照して説明する。この構成の場合、ＳＥＴのトップゲート２８／５２が、Ｓｉ−ＳＥＴトップゲート２８の機能性の他に、ＥＳＲライン５２を提供するように、形成される。二つのバリアゲート２０及び２２が同じ形で残り、ドーパントサイトは、追加ゲート９０の下に、ＧＩＣＬ３０に近接して配置される。ゲート９０は静電気電位を供給する第４のゲートとして動作し、ドーパント４４からＧＩＣＬ３０への電荷のトンネリングを制御する。] 図５
[0045] どちらの場合でも、ここのリンドナーに結合しているＳＥＴの状態を読み出す方法は、多様なものが適用可能である。]
[0046] 最初に、ＳＥＴの抵抗は、ＳＥＴ、そのグランドに対するキャパシタンス及び追加のインダクタにより形成される共鳴タンク回路により反射されるパワーを測定することで差し引くことが出来る。この技術を用いて、典型的には１０ＭＨの限られたバンド幅が、共鳴器のＱ−ファクターで与えられる。最大信号対雑音比は、励起振幅がＳＥＴの電荷エネルギに匹敵する時に得られる。その結果、最初の読み出しが可能となるが、高忠実度でのスピン読み出しに関しては、キャリアパワーの制限がある。]
[0047] 次に、ＳＥＴのドレインを室温で低雑音電流プリアンプ（Ｉ→Ｖコンバータ）に接続することが出来る。これはとても単純な方法だが、プリアンプに接続された入力抵抗を持った接続ケーブルのキャパシタンスがＲ−Ｃローパスフィルターを生成することにより、代わりにノイズ帯域幅を負わされることとなる。その結果、パフォーマンスは〜１００μｓまで相当落ちることとなるが、１０μｓを超える測定は困難である。]
[0048] この制限に対する解決法は、装置の近傍に低温のバッファステージを設けることである。例えば、１Ｋで動作する高電子移動度トランジスタ（ＨＥＭＴ）
をプリアンプに対してＡＣ結合することが出来る。これにより、測定時間は、＜１μｓまで落とすことが出来る。しかし、温度上昇やノイズの問題に加えて、ＨＥＭＴとＳＥＴの間でバックアクションが有るかもしれない[１８] [１９]。]
[0049] 多分、最善の方法は、低温コンパレータを使用することである。電子の移動に反応して、ＳＥＴのデジタルオペレーションが可能となる利点がある。即ち、その出力はゼロと最大コンダクタンスの間をジャンプすることとなる。コンパレータは、ＳＥＴ電流と参照値を比較して、電荷、従ってドナーのスピン状態を出力する。そうしたデジタルコンパレータは、低温操作が可能なＣＭＯＳ技術を用いて組み立てることが出来、ＳＥＴとコンパレータは、キャパシタンスの問題を解消する形で、同じチップの上に組み立てることが可能である。読み出し時間は、１ｎｓ程度のとすることが出来、更に、読み出し回路を、キュービット装置と同じシリコンチップ上に一体化することが可能となる利点がある[２０]。]
[0050] 拡張性のある（SCALABLE）ＱＣアーキテクチュア及びＣＴＡＰ
図４及び５の新しいＭＯＳ−コンパチブル（ＭＯＳ−compatible）スピンキュービット装置は、２Ｄの拡張性のある単一ドーパントをベースにしたシリコン量子コンピュータの構成の中に組み込まれる[４]。ここでは、電荷は断熱過程によるコヒーレントな移動（Coherent
Transport by Adiabatic Passage）（ＣＴＡＰ）により往復する[１６]。図６に、読み出し運転用の図４の二つの回路６０を含んだ２ｘＣＴＡＰ３構成に関して、シリコンの論理ゲート構成の構想を示す。] 図４ 図６
[0051] キュービットは、キュービット状態のエンコード９２が行われる、チェーンの終端のドーパント４４でイニシャライズされる。そして、ＣＴＡＰゲート９４が作動し、電荷を相互作用ゾーン９６の内部ドーパント４６との間で往復させる。イオン化したドーパント４８は、ＣＴＡＰの配列に必要であり、常時空いている状態のままである。ＣＴＡＰチェーンは、余分なイオン化ドーパント４８を追加することで、余分なＣＴＡＰゲート９４を必要とすることなく、より長く（ＣＴＡＰ５，７……）することが出来る。“Ｊ−ゲート”９８は、交換相互作用を調整して２−キュービット論理ゲートとして動作する。最後に、他のＣＴＡＰの配列がチェーンの終端に電荷を持ち帰り、ここで、スピン状態がＳＥＴ６０によりスピン−チャージ変換（spin-to-charge conversion）法により測定される。]
[0052] 図７に、図６の装置をどのように使用して、３つの相互作用ゾーン９６を有する回路にスケールアップしたかを示す。ＥＳＲ−リザーバ−ＳＥＴの組み合わせ装置も可能であり、更に構成を合理化するであろう。図７において、局所的ＥＳＲ制御及びＳＥＴ−リザーバ検出は別個の位置に配置されている。ＥＳＲ−リザーバ−ＳＥＴの組み合わせの柔軟性は、構成を更に合理化する。] 図６ 図７
[0053] 本発明を特定な例に基づいて説明したが、本発明は多様な他の形で示すことが出来、上記しなかった他の特徴と組み合わせることも出来ることを認識すべきである。例えば、我々の２００８年２月６日に提出された共通の出願で述べられた技術を、この装置の製造に使用することが出来る。]
先行技術

[0054] 参考文献
［1］D. N. Jamieson, C. Yang, T. Hopf, S. M.
Hearne, C. I. Pakes, S. Prawer, M. Mitic, E. Gauja, S. E. Andresen, F. E.
Hudson, A. S. Dzurak, and R. G. Clark, Appl. Phys.
Lett. 86, 202101 (2005).
［2］T. M. Buehler, D. J. Reilly, R. P.
Starrett, N. A. Court, A. R. Hamilton, A. S. Dzurak, and R. G. Clark, J. Appl.
Phys. 96, 4508 (2004).
［3］S. E. S. Andresen, R. Brenner, C. J.
Wellard, C. Yang, T. Hopf, C. C. Escott,
R. G. Clark, A. S. Dzurak, D. N. Jamieson, and L. C. L. Hollenberg, Nano
Lett. 7, 2000 (2007).
［4］L. C. L. Hollenberg, A. D. Greentree, A.
G. Fowler, and C. J. Wellard, Phys. Rev. B 74, 045311 (2006).
［5］A. M. Stephens, A. G. Fowler, and L. C.
L. Hollenberg, Quant. Inf. Comp. 8, 330 (2008).
［6］L. H Willems van Beveren, H. Huebl, R.
G. Clark et al., in preparation.
［7］S. J. Angus, A. J. Ferguson, A. S.
Dzurak, and R. G. Clark, Nano Lett. 7, 2051 (2007).
［8］S. J. Angus, A. J. Ferguson, A. S.
Dzurak, and R. G. Clark, Appl. Phys. Lett., in press.
［9］W. H. Huber, S. B. Martin, and N. M. Zimmerman,
in the Proceedings of the 1st international conference on
Experimental Implementation of Quantum Computation, Rinton Press Inc. (2001).
［10］H. Sellier, G. P. Lansbergen, J. Caro,
S. Rogge, N. Collaert, I. Ferain, M. Jurczak, and S. Biesemans, Phys. Rev.
Lett, 97, 206805 (2006).
［11］L. E. Calvet, R. G. Wheeler, and M. A.
Reed, Phys. Rev. Lett. 98, 096805 (2007).
［12］R. N. Ghosh and R. H. Silsbee, Phys.
Rev. B 46, 12508 (1992).
［13］J. M. Elzerman, R. Hanson, L. H.
Willems van Beveren, B. Witkamp, L. M. K. Vandersypen, and L. P. Kouwenhoven,
Nature 430, 431 (2004).
［14］F. H. L. Koppens, C. Buizert, K. J.
Tielrooij, I. T. Vink, K. C. Nowack, T. Meunier, L. P. Kouwenhoven, and L. M.
K. Vandersypen, Nature 442, 776 (2006).
［15］C. D. Hill, L. C. L. Hollenberg, A. G.
Fowler, C. J. Wellard, A. D. Greentree, and H. –S. Goan, Phys. Rev. B 72, 045350
(2005).
［16］A. D. Greentree, J. H. Cole, A. R.
Hamilton, and L. C. L. Hollenberg, Phys. Rev. B 70, 235317 (2004).
［17］S. J. Angus, A. J. Ferguson, A. S.
Dzurak, and R. G. Clark, Appl. Phys. Lett. 92, 112103 (2008).
［18］I. T. Vink, T. Nooitgedagt, R. N.
Schouten, L. M. K. Vandersypen, and W. Wegscheider, Appl. Phys Lett. 91, 113512
(2007).
［19］C. H. Yang, T. H. Chang, M. J. Yang,
and W. J. Moore, Rev. Sci. Instr. 73, 2713 (2002).
［20］T. M. Gurrieri, M. S. Carroll, M. P.
Lilly, and J. E. Levy,DOI:
10.1109/NANO.2008.183 (8thIEEE
conference on Nanotechnology)]

权利要求:

請求項1
一つ以上の抵抗性接触領域を有するシリコン基板を有し、前記基板上に設けられた絶縁領域を有し、電荷の小さな領域を分離するために離れて形成され、単一電子トランジスタ（ＳＥＴ）のアイランドを形成する第１及び第２のバリアゲートを有し、前記第１及び第２のバリアゲート上に重ねる形で、かつそれらとは絶縁された形で設けられた第３のゲートを有し、前記第３のゲートは、その下の前記基板内にゲートにより誘起されたチャージ層（ＧＩＣＬ）を生成することができ、単一ドーパント原子に近接して設けられた第４のゲートを有し、前記ドーパント原子は前記ＧＩＣＬの領域の外の前記基板内にカプセル化されているが、主として前記第４のゲートのゲート電位の制御により、該ドーパント原子と前記ＳＥＴアイランドの間でスピンに依存した電荷のトンネリングを許容する程度の距離に配置されており、前記第３又は第４のゲートのどちらかが電子スピン共鳴（ＥＳＲ）ラインとしての役割も果たし、前記ドーパント原子の単一電子又はホールのスピンを制御する、ことを特徴とする、シリコン内の単一ドーパント原子の電子又はホールスピンの制御及び読み出し用電子装置。
請求項2
前記第４のゲートは、その静電気電位により前記電荷のトンネリングを制御することに加えて、前記ＥＳＲラインを供給する、ことを特徴とする、請求項１記載のシリコン内の単一ドーパント原子の電子又はホールスピンの制御及び読み出し用電子装置。
請求項3
前記第３のゲートは、ＧＩＣＬを前記基板内に生成することに加えて、前記ＥＳＲラインを供給する、ことを特徴とする、請求項１記載のシリコン内の単一ドーパント原子の電子又はホールスピンの制御及び読み出し用電子装置。
請求項4
前記第４のゲートは、その静電気電位により前記電荷のトンネリングを制御する、ことを特徴とする、請求項３記載のシリコン内の単一ドーパント原子の電子又はホールスピンの制御及び読み出し用電子装置。
請求項5
断熱的な速い過程によるコヒーレントな移動を用ることで電荷が往復するような、他の同様な装置と組み合わされる、ことを特徴とする、請求項１記載のシリコン内の単一ドーパント原子の電子又はホールスピンの制御及び読み出し用電子装置。
請求項6
請求項１に記載の電子装置を用いた方法であり、該方法は、制御されたマイクロ波パルスを、前記ＳＥＲラインに使用して、前記ドーパント電荷のスピンを操作するステップ、前記第３のゲートを用いて、ゲートにより誘起されたチャージ層（ＧＩＣＬ）を生成するステップ、前記第４のゲート上の静電気電位により前記ドーパント原子からＧＩＣＬＳＥＴアイランドへの前記電荷のトンネリングを制御するステップ、及び、前記ＳＥＴの運転を制御するステップ、から構成されることを特徴とする。
請求項7
請求項６記載の方法において、前記ＳＥＴアイランドは、前記バリヤゲートを使用して規定される、ことを特徴とする。
請求項8
請求項６又は７記載の方法において、前記ＳＥＴの運転は、ゲート１，２及び３を使用して制御する、ことを特徴とする。